حصلت إنتل على الكثير من الانتقادات عندما أعلنت عن الاسم الجديد لعقدة عملية أشباه الموصلات المقاومة للمستقبل خلال حدث Intel Acceleration في أواخر يوليو. وفقًا لشركة Intel ، فإن عقدها الجديدة تسمى Intel 7 و 4 و 3 و 20A. لكن خبراء الصناعة انتقدوا الشركة بسبب تسمية عقدة عملية SuperFin المحسّنة بـ 10 نانومتر باسم “Intel 7” (أعلنت Intel وأظهرت الجيل الثاني عشر من i5 الذي تم إنشاؤه باستخدام عقدة معالجة Intel 7 في مؤتمر Intel Innovation Developers الأسبوع الماضي) ، i7 و i9 Core المعالجات ، لذلك من الواضح أن تقنية العملية في أيد أمينة). تستخدم الشركة الآن “Intel 4” للعقدة المعروفة سابقًا باسم 7nm. Intel 3 و Intel 20A هما اسمان جديدان للعقد.
في رأيي ، يرجع جزء من إعادة تسمية العقدة إلى التسويق ، والجزء الآخر هو فقط لمواجهة الواقع.
أعادت إنتل تسمية عقدة العملية القادمة لتتوافق مع اصطلاح الصناعة بدلاً من وجهة نظرها الخاصة للواقع
في الماضي ، قالت إنتل إن عقدة SuperFin المحسّنة ذات 10 نانومتر (التي أعيدت تسميتها الآن Intel 7) تتساوى تقريبًا مع عقدة TSMC 7nm من حيث القوة والأداء. إنه محير ، أليس كذلك؟ وقالت الشركة أيضًا إن محللي الصناعة طلبوا من شركة إنتل تحديث مصطلحات عقدة العملية الخاصة بها لتعكس الوضع التنافسي الحقيقي للشركة في مجال معالجة أشباه الموصلات. كل هذا هو الجزء التسويقي لإعادة تسمية العقدة.
والحقيقة هي أن التسميات النانوية كانت غير دقيقة لفترة طويلة جدًا. ليس لشركة إنتل ، وبالتأكيد ليس لأي مسبك سيليكون آخر. هذا الوضع يشبه نظام التسجيل في البرنامج الكوميدي الشهير “Whose Lines Is This؟”
منذ سنوات ، كانت تسمية عقدة العملية تعتمد على الحد الأدنى لحجم ميزة الترانزستور. تم تطوير اصطلاح التسمية هذا خصيصًا لترانزستورات MOS المستوية ، ودائمًا ما يكون الحد الأدنى من خصائص الترانزستور هو طول بوابة الترانزستور. عندما حلت FinFETs محل ترانزستورات MOS المستوية ، اختفت اصطلاح التسمية هذا وأصبحت جميع أسماء عقدة عملية البائع المكافئ التقديري للطاقة والسرعة التي ستحصل عليها من ترانزستور MOS مستوٍ مكافئ. إلا أنهم لا يستطيعون في الواقع صنع تلك الترانزستورات MOS المستوية بعد الآن. تم التخلي عن تقنية الترانزستور المستوي. لا تعمل ترانزستورات MOS بشكل جيد في مستويات الطباعة الحجرية الحالية. لهذا السبب لجأنا إلى FinFETs. في عام 2011 ، قدمت إنتل أول عملية FinFET في العقدة 22 نانومتر.
RibbonFET و Angstrom
بعد عشر سنوات ، الهيكل الأساسي للترانزستورات على وشك التغيير مرة أخرى.
بوابات FinFET مدفوعة من ثلاث جهات. هذا جانبان أكثر مما يتم دفعه في ترانزستورات MOS المستوية ، وهو يوفر أداء ترانزستور أفضل على حساب تقنيات التصنيع الأكثر تعقيدًا. ومع ذلك ، فإن قيادة الجوانب الثلاثة لبوابة الترانزستور FinFET لم تعد تحقق السرعة المطلوبة وتيار التسرب. يجب علينا الآن قيادة جميع الجوانب الأربعة للبوابة. غالبًا ما يشار إلى هياكل محرك البوابة ذات الأربعة جوانب باسم “البوابة في كل مكان” أو GAA.
تسمي Intel ترانزستورات GAA الخاصة بها “RibbonFETs” ، وهي تخطط حاليًا لطرح التقنية في عملية Intel 20A ، والتي ستظهر في النصف الأول من عام 2024 (باستثناء أي تأخير). لاحظ “أ” في اسم العملية. يرمز الحرف “A” إلى “Eng”. بدلاً من تسمية عقدة العملية هذه “إنتل 2” كما فعلت مع عقد العملية السابقة ، قامت إنتل بتحويل الوحدة من نانومتر إلى أنجستروم. الأنجستروم هو 10-10 م ، أو عُشر النانومتر. أعتقد أننا يجب أن نتجاهل ببساطة حقيقة أن Intel أزالت “نانومتر” من عقد العملية الأكبر.
من المفترض أن تغيير التسمية هذا إلى Angstrom يسمح بتسمية nanonode كسور. هذا مشابه لحالة وحدة ميكرونات التي استخدمناها سابقًا. بالعودة إلى العصور المظلمة ، كان لدينا 3 ، 2.5 ، 2 ، 1.5 ، 1.3 ، 1.2 ، و 1 ميكرون من خطوات المعالجة ، ثم 0.8 ، 0.75 ، 0.7 ، 0.5 ، وصولًا إلى حوالي 0.25 ميكرون. في مكان ما حول تلك النقطة ، قفزنا من ميكرونات إلى نانومتر. مما أتذكره ، يحدث تغيير التسمية عند 0.18 ميكرون ، والذي يشار إليه عادة بـ 180 نانومتر. متى ذلك؟ حوالي عام 1998 ، حدث هذا منذ أكثر من عقدين.
هذا يعني أنه بعد ربع قرن تقريبًا من استخدام مسطرة عقدة العملية النانوية ، وصل العصر المصري رسميًا. تسمح تسمية Intel Angstrom للشركات بالحصول على عقد معالجة تسمى Intel 18A و Intel 17A و Intel 16A وما إلى ذلك. هذا يبدو أفضل بكثير من Intel 1.8 و Intel 1.7 و Intel 1.6 وما إلى ذلك ، أليس كذلك؟ يبدو أنه كان بإمكانهم إحراز المزيد من التقدم بهذه الطريقة أيضًا ، أليس كذلك؟
ومع ذلك ، يجب أن نعترف بأن التقدم من عقدة إلى أخرى ليس كبيرًا كما كان من قبل. من الصورة أعلاه ، يمكنك أن ترى زيادة بنسبة 10٪ إلى 20٪ في الأداء / واط من عقدة معالجة Intel إلى التالية ، والصورة لا تناقش حتى تحسينات الكثافة.
قانون مور متعفن في القبر
بناءً على كل ما سبق ، لدي أخبار حزينة جدًا لأخبرك أن قانون مور قد مات. حتى الرئيس التنفيذي لشركة Intel ، بات غيلسينغر ، قد قطع وعدًا جريئًا وعاطفيًا خلال حدث الابتكار الخاص بشركة Intel الأسبوع الماضي للالتزام بقانون مور أو تجاوزه كل عام على مدار السنوات العشر القادمة. ومع ذلك ، فإن تحجيم عقدة العملية عن طريق حلق عدد قليل من الأنجستروم من جيل إلى آخر لن يحقق ضعف كثافة الترانزستور ، وهو الجوهر الحقيقي لقانون مور.
من وجهة نظري ، هناك الكثير من الالتباس المحيط بقانون مور.
أولاً ، لطالما كان قانون مور متشابكًا ومختلطًا بشكل وثيق مع Dennard Scaling ، والذي ينص على أن سرعة وقوة MOSFET المستوية تتقلص مع زيادة كثافة الترانزستور. في الأيام الأولى لأشباه الموصلات ، عندما خفضت تقنية المعالجة الجديدة مساحة الترانزستور بنسبة 50 في المائة ، تضاعفت سرعة الترانزستورات وقلصت طاقتها إلى النصف. كل بضع سنوات ، نحصل على ترانزستورات نصف الحجم تعمل بنصف سرعة كل عقدة عملية جديدة. كانت تلك أوقاتًا جيدة حقًا ، وكان قانون مور ساري المفعول بالكامل. ومع ذلك ، فإن Dennard Scaling هي ملاحظة خاصة بترانزستورات MOS المستوية ، والتي لم نقم بها باستخدام أحدث عقد عملية منذ عقد.
لا يتعامل قانون مور مع قوة الترانزستور أو سرعته. ينص قانون مور على أن عدد الترانزستورات الموجودة على رقاقة يتضاعف كل عامين تقريبًا. وهذا هو ما يقوله. يمكنك التحقق من ذلك إذا أردت. نُشر المقال الأصلي لجوردون مور في مجلة إلكترونيات في 19 أبريل 1965 بعنوان “تعبئة المزيد من المكونات في الدوائر المتكاملة”. يتم نشره بشكل ملائم على موقع Intel على الويب لإطلاعك عليه. نُشر هذا المقال قبل ثلاث سنوات من تأسيس مور وبوب نويس لشركة إنتل ، عندما كان كل من مور ونويس لا يزالان يعملان في شركة فيرتشايلد لأشباه الموصلات.
قام مور بعمل مذهل للتنبؤ في مقالته الأساسية. أخذت صناعة أشباه الموصلات أخيرًا تنبؤاته وحولتها إلى نبوءات تتحقق ذاتيًا بناءً على عدد قليل من نقاط البيانات. أول نقطة بيانات هي ترانزستور مفرد. نقطة البيانات الثانية هي بوابة NOR ثلاثية المدخلات لإحدى الدوائر التجارية المتكاملة الأولى التي تسمى شريحة Fairchild μLogic Type G RTL.
وفقًا للدكتور ديفيد باترسون ، استمر قانون مور حتى عام 2015 لأنه نفد قوته. كيف يمكن لباترسون أن يقول إن قانون مور مات في عام 2015 ، عندما أقنعك التنفيذيون في إنتل بالإجماع بأن قانون مور لا يزال ساريًا وجيدًا اليوم؟ هذا بسبب جملة في الصفحة 2 من ورقة مور عام 1965. هذه الجملة هي: “… إنتاج وظائف دائرة أكبر وأكبر على ركيزة واحدة من أشباه الموصلات.” (التركيز لي.) قانون مور يدور حول الدوائر المتكاملة المتجانسة ، وهذا ليس ما تتجه إليه صناعة أشباه الموصلات الآن.
في الواقع ، في المؤتمر الدولي الخمسين لدوائر الحالة الصلبة الذي عُقد في عام 2003 ، في موضوع بعنوان “لا يوجد أسي للأبد” ، صرح جوردون مور نفسه بشكل قاطع: “لا يمكن لأي شيء مادي أن يستمر في التغير أضعافًا مضاعفة.”. مات قانون مور تقريبًا 20 قبل سنوات ، ورآها مور بأم عينيه.
الطفل الملصق الحالي لنهاية قانون مور هو وحدة معالجة الرسومات Ponte Vecchio الخاصة بشركة Intel. تقوم Intel بتجميع هذا الجهاز المتكامل باستخدام 47 “بلاطة” نشطة (اسم Intel لـ chiplets أو الرقائق في حزمة متعددة الشرائح) ، تم تصنيعها بواسطة موردي أشباه موصلات متعددين من خمسة عُقد معالجة أشباه موصلات مختلفة ، وكلها تستخدم مزيجًا من 2.5D و تقنية التجميع ثلاثي الأبعاد في حزمة واحدة لإنتاج منتجات متكاملة بأكثر من 100 مليار ترانزستور.
يدعي البعض أن مور توقع عبوات متعددة الرقائق في مقالته. يقتبسون هذا:
“اتضح أنه قد يكون من الأنسب بناء أنظمة كبيرة بوظائف أصغر …”
لكن يبدو أنهم حذفوا النصف الثاني من الجملة:
“… يتم تعبئتها وربطها بشكل منفصل.”
هنا ، يناقش مور بوضوح استخدام رقائق متعددة معبأة بشكل فردي على لوحة ، والتي كانت عنصرًا أساسيًا في تصميم مستوى اللوحة منذ الظهور الأول للدوائر المتكاملة في الستينيات.
يبدو لي أنه من الواضح أن مور لا يستخدم هذه الجملة للتنبؤ بالتغليف متعدد الرقائق اليوم. في الواقع ، يناقش مقالته إمكانية وجود دائرة متكاملة متجانسة تحتوي على 65000 مكون لكل دائرة متكاملة في غضون 10 سنوات (على سبيل المثال ، 1975) ، وهو أكثر من أي لوحة دائرة مطبوعة واحدة يمكن أن تستوعبها عندما ظهرت مقالة مور في عام 1965. هناك المزيد من المكونات المنفصلة.
من الذي قد يحتاج إلى أكثر من 65000 مكون؟ إذا فكر مور في الأمر في ذلك الوقت ، وربما فعل ذلك ، فلا بد أنه رأى أن العبوة متعددة الرقائق لن تكون ضرورية حتى وقت بعيد جدًا في المستقبل. حسنًا ، لقد حان هذا المستقبل.
تجمع وحدة معالجة الرسومات Ponte Vecchio من Intel 47 قطعة من خمس عقد معالجة مختلفة ، لتعبئة 100 مليار ترانزستور في حزمة واحدة. (رصيد الصورة: Intel)
تعتبر العبوات متعددة الرقائق منطقية فقط لأن عقد العملية المختلفة تقدم مقايضات مختلفة في التكلفة / الأداء / القدرة ، لأننا في حدود شبكية لمعدات تصنيع الرقائق الحالية ، ولأن تقنيات التعبئة والتغليف 2.5D و 3D أصبحت الآن عملية واقتصادية بما يكفي هذه الطريقة صالحة تجاريًا. بافتراض أن لديك عملية التصنيع اللازمة لتجميع كل تلك البلاطات أو الألواح الخشبية بشكل موثوق واقتصادي ، فلماذا لا يتم تصنيع الوحدات والأنظمة الفرعية باستخدام عقدة عملية أشباه الموصلات الأكثر كفاءة؟ بونتي فيكيو هي بالتأكيد أعجوبة هندسية ، لكنها بالتأكيد ليست شريحة متجانسة ، لذا فهي ليست مثالاً على قانون مور الأصلي قيد التنفيذ.
بصرف النظر عن الأسس الأسطورية الهائلة لقانون مور ، فإن كيفية حشر Intel 100 مليار ترانزستور في حزمة Ponte Vecchio لا تهم معظمنا حقًا. لا يهم مهندسي النظام الذين يستخدمون وحدات معالجة الرسومات Ponte Vecchio في تصميماتهم. بالنسبة للأشخاص الذين يستخدمون برامج الرسومات أو ألعاب الكمبيوتر التي تعمل على وحدات معالجة الرسومات Ponte Vecchio ، لا يهم. يعد أداء الجهاز وقوته وسعره (العناصر الأساسية الثلاثة لكل الهندسة) مهمة جدًا لأولئك منا الذين ليسوا على دراية بالتغليف.
تخطط Intel لبناء الجيل التالي من معالجات Xeon التابعة للشركة ، والتي تحمل الاسم الرمزي Sapphire Rapids ، بطريقة مماثلة. ستقوم إنتل بتصنيع Sapphire Rapids باستخدام 4 مجموعات من وحدات المعالجة المركزية ومكونات 2.5D استنادًا إلى تقنية EMIB (جسر متعدد الرقائق المضمن). ستدمج أيضًا إصدارات متعددة من معالج Sapphire Rapids عدة حزم DRAM HBM2 (ذاكرة النطاق الترددي العالي 2) في نفس الحزمة.
إن Intel’s Sapphire Rapids هو الجيل التالي من وحدة المعالجة المركزية Xeon التي ستتألف من أربع مجموعات من وحدات المعالجة المركزية متصلة بأربعة جسور EMIB. (رصيد الصورة: Intel)
التعبئة والتغليف Multichip ليست فريدة من نوعها لشركة Intel. تصنع كل من AMD و Nvidia و Xilinx رقائق متكاملة ، والتي تبدو مثل دوائر متكاملة متجانسة من الخارج ، ولكنها أجهزة متعددة الشرائح من الداخل – مجموعات من البلاط المترابط أو الرقائق الصغيرة.
على سبيل المثال ، قدمت Xilinx Virtex-7 2000T FPGA في عام 2011. يعتمد على حزمة متعددة الرقاقات تضع أربعة قوالب FPGA على وسيط سيليكون. تقوم شركة TSMC بتصنيع جهاز Xilinx. في نفس الوقت تقريبًا ، مكنت العبوات متعددة الرقاقات Xilinx من دمج 28 جيجابت في الثانية من أجهزة الإرسال والاستقبال في Virtex-7 580T FPGAs ، والتي يمكن بعد ذلك دمجها مباشرة في رقائق CMOS FPGA. توسع Xilinx استخدام الحزم متعددة الشرائح مع كل جيل جديد من FPGAs. يعد هذا مؤشرًا جيدًا على أن العبوة متعددة الرقائق تعمل بشكل جيد ، على الأقل بالنسبة للنهاية العالية لسوق IC.
الكل في الكل ، أهلا بكم في عصر مصر. هذا هو عصر “ما وراء مور”. لقد تحرر هذا العصر الجديد من تصنيع أشباه الموصلات من الحاجة العاطفية والاقتصادية لوضع كل شيء على شريحة واحدة ، وقد أنتج أجهزة أكبر وأكثر تكاملاً من أي وقت مضى. لا تستطيع الدوائر المتكاملة المتجانسة وقانون مور وحدهما توفير هذه الفوائد.
قد يكون قانون مور ميتًا ، لكن روح قانون مور لا تزال حية.