في الآونة الأخيرة ، أعلن EPI (مبادرة المعالج الأوروبية) ، وهو مشروع يتألف من 28 شريكًا من 10 دول أوروبية لمساعدة الاتحاد الأوروبي على تحقيق الاستقلال في تكنولوجيا رقائق HPC والبنية التحتية HPC ، أنه قد أطلق بنجاح مشروعه القائم على RISC القائم على RISC. EPAC1 .0 اختبار رقاقة بهندسة معمارية V.
يتمثل جزء رئيسي من أنشطة EPI في تطوير وعرض IP للمعالج الأوروبي المطوَّر بالكامل استنادًا إلى بنية مجموعة تعليمات RISC-V ، مما يوفر نواة تسريع موفرة للطاقة وعالية الإنتاجية تسمى EPAC (مسرع المعالج الأوروبي). سيسمح استخدام بنية مجموعة تعليمات RISC-V باستخدام موارد مفتوحة المصدر على مستوى بنية الأجهزة والبرامج ويضمن الاستقلال عن تقنيات الحوسبة غير الأوروبية الحاصلة على براءة اختراع.
تجمع EPAC بين العديد من تقنيات التسريع المتخصصة في مجالات التطبيق المختلفة. تحتوي شريحة الاختبار ، الموضحة أعلاه ، على أربعة وحدات VPU (معالجة متجهية للبلاط الصغير) تتكون من نوى Avspado RISC-V المصممة بواسطة SemiDynamics ووحدات معالجة المتجهات المصممة من قبل مركز الحوسبة الفائقة في برشلونة وجامعة زغرب. تحتوي كل لوحة أيضًا على Home Node و L2 cache ، تم تصميمهما بواسطة Chalmers و FORTH ، على التوالي ، لتوفير عرض متماسك لنظام الذاكرة الفرعي. تم تصميم القالب ومسرع الموتر (STX) بواسطة Fraunhofer IIS و ITWM و ETH Zürich ، كما تم تصميم VRP (معالج الدقة المتغيرة) بواسطة CEA LIST. واجهة مسرعات مخصصة مع شبكة EXTOLL فائقة السرعة على الرقاقة وتقنية SERDES.
تم الانتهاء من تصميم EPAC بواسطة Fraunhofer IIS وتم دمجها في خط إنتاج الطاقة المنخفضة GLOBALFOUNDRIES 22FDX ، وسيتم دمجها وتقييمها في اللوحات المستندة إلى FORTH و E4 و FPGA المصممة من قبل جامعة زغرب. سيظهر التصنيع الناجح لـ EPACs الخطوة التالية في الحوسبة الخضراء HPC القائمة على التسريع.
وفقًا لتوقعاتهم ، سيتم تحسين وتحسين مسرعات وواجهات EPAC من الجيل التالي لتمكين أداء أعلى ومستويات طاقة أقل في تقنيات 12 نانومتر وأقل ، مع خطط لإدخال نهج chiplet.
قال نوربرت شومان من Fraunhofer IIS: “التحدي الرئيسي لهذا التصميم والبنية ليس فقط تحقيق أعلى مستويات الإنتاجية واستهلاك الطاقة المنخفض في المسرعات التي تتجاوز 1 جيجاهرتز ، ولكن أيضًا لتحقيق تكامل يشبه كونشرتو مع الوصول إلى الذاكرة وعلى الرقاقة والأجهزة الطرفية لديها معدلات نقل بيانات أعلى من 200 جيجابت / ثانية. “
معالج 6nm RISC-V
وفقًا لخطة EPI الأصلية ، من المتوقع إطلاق رقائق الجيل الأول لهذه المعالجات في عام 2020 ، في الوقت المناسب لدعم الأنظمة التجريبية للفئة E التي سيتم نشرها في الاتحاد الأوروبي في 2020-2021 ، بينما سيتم إطلاق رقائق الجيل الثاني تم إطلاقها في 2023-2024 في عام 2010 ، ساعدت نظام الفئة E الأول في الاتحاد الأوروبي. يقود هندسة الأنظمة EuroHPC (الاتحاد الأوروبي للحوسبة الفائقة) ، الذي تم تأسيسه لجعل أوروبا على قدم المساواة مع الولايات المتحدة والصين واليابان في تكنولوجيا الحوسبة عالية الأداء. يتضمن جزء من هذه المهمة تطوير مكونات ذاتية التطوير لتعزيز استقلالية الحواسيب العملاقة وإمكانية التحكم فيها في الدول الأعضاء في الاتحاد الأوروبي.
ولكن كما يتضح من أحدث التقارير ، يتمثل الهدف الأخير لبرنامج EPI في استخدام مزيج من شرائح ARM و RISC-V للحوسبة عالية الأداء (HPC) بحلول عام 2022 ، وهو موعد متأخر بسنة عما كان مخططًا له في الأصل.
أكمل شركاء مشروع المشروع الإصدار الأول من بنية التسريع RISC-V ، التي يطلق عليها اسم EPAC ، ويتوقعون اختبار الرقائق قبل نهاية المشروع الذي يستغرق ثلاث سنوات في العام المقبل. ستكمل شريحة اختبار EPAC ، التي تحمل الاسم الرمزي Titan ، منصة اختبار PCIe EPAC لاختبار وتحسين البنية للمراجعات المستقبلية وبناء أنظمة النماذج الأولية.
يهدف المشروع إلى إنتاج أجهزة متعددة النواة تحمل الاسم الرمزي Rhea باستخدام أنوية ARM Zues و RISC-V على عملية TSMC 6 نانومتر بحلول عام 2022. وفقًا للجدول الزمني الأصلي ، سيتم الانتهاء من ذلك في عام 2021. سيشمل جهاز الجيل الثاني ، الذي يحمل الاسم الرمزي Cronos ، مجموعة من مسرعات EPAC ونواة مركز بيانات عالية الأداء ARM Neoverse V1. سيكون هذا هو المحرك الرئيسي لبناء الكمبيوتر الفائق الإكساسكيل في أوروبا في عام 2023.
كانت شركة SiPearl الرائدة في RISC-V لاعبا رئيسيا في هذا المشروع ، ووقعت SiPearl اتفاقية ترخيص مع Arm وافتتحت فرعًا لها في ألمانيا. تعمل Rival SiFive أيضًا مع مركز Barcelona Supercomputer Center وشركاء EPI لاستخدام تقنية RSIC-V للحاسوب الفائق الإكساسكيل.
قال نصر الله ، مدير أول ، نصر الله: “إن SiFive مهتم جدًا بحسابات الإكساسكيل ، وقد عقدنا شراكة مع BCS Barcelon لاستخدام إطار محاكاة لنموذج نظام كامل وإضافة معالج متجه قياسي RISC-V لجعل معالجة الإكساسك أكثر قوة”. من هندسة الأداء.
يحتوي مشروع EPI بالفعل على مترجم يدعم الموازاة التلقائية لجوهرات المتجه RISC-V ورمز C / C ++ ، ويتم تقييم منصة الكود الناتجة في المحاكاة لتوفير معلومات مفصلة عن التصميم المشترك العام للتطبيقات والمجمعين و رؤى معمارية. تعمل أدوات تطوير البرامج الأخرى (SDVs) على تكييف أنظمة التشغيل مع بنى ARM + RISC-V غير المتجانسة.
لا تتعلق الرقاقة بأجهزة الكمبيوتر العملاقة إكساسكيل فقط. يعمل المشروع أيضًا على تطوير دليل على مفهوم صناعة السيارات لإثبات كيف يمكن لمبادرة المعالج الأوروبية IP تمكين إمكانات ADAS المستقبلية ، مما يمهد الطريق لمسرعات EPAC المتسارعة من خلال منصة RISC-V و MPPA و EPAC في Kalray. Menta eFPGA IP كمُسرّع.
The Links: LMG7410PLFC 2MBI100U4A-120