يظل تحجيم الترانزستور بأشباه الموصلات دون حل

“كتب فيليب وونغ ، أستاذ الهندسة الكهربائية في جامعة ستانفورد ، ورقة بحثية عن التطورات في قياس السيليكون مع زملائه من معاهد MIT و TSMC وجامعة كاليفورنيا في بيركلي. تشير الورقة إلى أن الفنيين لا ينبغي أن يركزوا فقط على منطقة القياس لخطوة الترانزستور ، ولكن على الكثافة الفعالة لكل عقدة متتالية.

“

ترجمت من – الإلكترونيات الجديدة

هل قانون مور لم يعد يعمل؟ إنه يعتمد حقًا على أي جانب.

كتب فيليب وونغ ، أستاذ الهندسة الكهربائية في جامعة ستانفورد ، ورقة بحثية عن التطورات في قياس السيليكون مع زملائه من معاهد MIT و TSMC وجامعة كاليفورنيا في بيركلي. تشير الورقة إلى أن الفنيين لا ينبغي أن يركزوا فقط على منطقة القياس لخطوة الترانزستور ، ولكن على الكثافة الفعالة لكل عقدة متتالية.

بالنظر إلى العوامل الأخرى ، يعود تصنيع الرقائق إلى الأساسيات. في عرض تقديمي في مؤتمر الأجهزة الإلكترونية الدولي (IEDM) لعام 1975 ، قرر المدير التنفيذي لشركة إنتل جوردون مور مضاعفة كثافة الجهاز بانتظام على مدار عامين. حتى ذلك الحين ، كانت الصناعة تنمو بمعدل أسرع ، وتتضاعف كل عام. بحلول عام 1975 ، كان مور قد شهد بطء معدل التقدم.

يجادل مور بأن القياس الهندسي ثنائي الأبعاد هو مجرد جزء واحد من تحقيق ضعف الوظيفة بنفس التكلفة. يعتقد أن هذا جزء كبير ، لكن بالتأكيد ليس كل شيء. ويتوقع أن الزيادات الكبيرة في حجم الرقاقة والتحسينات في تصميم الدائرة ستلبي المتطلبات المتبقية. في ذلك الوقت ، كانت القوات المسلحة البوروندية قد بدأت للتو في الاستفادة من عامل التحجيم الذي لاحظه الباحث في شركة IBM Robert Dennard: الترانزستورات الأصغر والأكثر إحكاما يمكن أن تؤدي ليس فقط إلى تحسينات في التكلفة ، ولكن أيضًا إلى تحسينات في الطاقة.

أدى التحول إلى CMOS في الثمانينيات إلى تسريع هذه العملية حتى منتصف العقد الأول من القرن الحادي والعشرين عندما استنفدت الصناعة معظم فوائد مقياس Dennard. بعد ذلك ، سيصبح التحجيم البسيط ثنائي الأبعاد مرهقًا بشكل متزايد.

يتضح هذا بشكل أكبر في اتجاه التوسع في SRAM في السنوات الأخيرة ، والذي كان تاريخياً دليلاً جيدًا لتحسين الكثافة. في حين أنها حافظت على وتيرتها منطقيًا عند 28 نانومتر ، إلا أنها بدأت في التأخر حيث كانت تكافح لإجراء تحسينات تدريجية مع مختلف الملاعب المعدنية وأحجام الترانزستور.

تطور الدائرة

سيقوم بائع أداة EDA Synopsys بعمل عرض توضيحي في IEDM. سيوضح كيف تغيرت المساهمة في القياس على مدى السنوات القليلة الماضية.

ما يسميه مور “ذكاء الدائرة” قد عاد ، وإن كان في شكل مختلف عما كان مقترحًا في الأصل. هذه المرة ، اسمها هو Design-Technology Co-Optimization (DTCO). يمكن لمهندسي العمليات إجراء مفاضلات أفضل من خلال جعل المصممين يقدمون المشورة بشأن التغييرات العملية الأكثر منطقية على تخطيط الدائرة. يتضح هذا في تغييرات القياس في SRAM ، حيث توجد قفزة واضحة في الكثافة بسبب التغييرات في تخطيط الرقاقة.

يعتقد Wong وفريق Synopsys أن DTCO هي عامل رئيسي في تحقيق عقدة 1nm في السنوات العشر القادمة. لكن مقياس الأبعاد النقي لم يختف تمامًا. على الرغم من عدم وجود مساحة كبيرة للقياس ثنائي الأبعاد ، إلا أن هناك الكثير من الإمكانات للقياس ثلاثي الأبعاد ، وليس بالضرورة تجميع الرقائق مثل معيار الذاكرة مثل HBM. يمكنك التفكير في الأمر بمهارة على أنه ثلاثي الأبعاد.

تتمثل إحدى طرق الاستفادة من الأبعاد الرأسية في قلب الترانزستورات بشكل جانبي. سيستمر هذا في تطوير ترانزستورات التأثير الميداني ، من جهاز مستوٍ بحت ، من خلال التلامس الرأسي لـ FinFET مع البوابة العلوية. من خلال لف البوابة على ثلاثة جوانب من الترانزستور ، توفر الزعنفة تحكمًا إلكتروستاتيكيًا أكبر في قناة الترانزستور. ولكن بعد 5 نانومتر ، يلزم وجود هيكل بوابة محيط كامل (Gate-All-Around FET). في الواقع ، يمكن أن تفي ورقة نانوية عبر البوابة بهذا المطلب. والأفضل من ذلك ، على الرغم من أن هذا يضيف تعقيدًا وتكلفة للعملية ، إلا أنه يمكنك الحصول على تيار محرك أكثر عن طريق تكديس الصفائح النانوية ، تمامًا كما تستخدم FinFETs عادةً زعانف أو أكثر. قد يستهلك التراص مساحة أقل من الهياكل متعددة الأطراف.

بالنسبة إلى FinFET ، يجب أن يكون ترانزستورًا أكثر تقدمًا. مع كل جيل جديد ، يستطيع صانعو الرقائق تقليص أحجام الترانزستور بعامل 0.7 ، وتحقيق تحسين الأداء بنسبة 15٪ ، وزيادة المساحة بنسبة 50٪ ، وتقليل الطاقة بنسبة 40٪ ، وخفض التكلفة بنسبة 35٪ على مستوى الجهاز. قبل بضع سنوات ، انتقلت الصناعة من MOSFETs المسطحة “القديمة” إلى معماريات الترانزستور FinFET من أجل الحفاظ على مسار القياس هذا. في FinFET ، تكون القناة بين المصدر والصرف على شكل زعنفة. تحيط البوابة بهذه القناة ثلاثية الأبعاد ويتم التحكم فيها من 3 جوانب للقناة. يزيل هذا الهيكل متعدد البوابات تأثيرات القناة القصيرة التي تؤدي إلى تدهور أداء الترانزستور عند تقصير أطوال البوابة. يعد التحكم الممتاز في القناة القصيرة أمرًا بالغ الأهمية لأنه يضع الأساس لتوسيع نطاق الجهاز – مما يسمح بأطوال قنوات أقصر وجهود تشغيل أقل.

في عام 2012 ، تم طرح أول FinFETs تجاري 22 نانومتر. منذ ذلك الحين ، تم تحسين معماريات FinFET لزيادة الأداء وتقليل المساحة. على سبيل المثال ، تسمح الطبيعة ثلاثية الأبعاد لـ FinFETs بزيادة ارتفاع الزعنفة ، مما ينتج عنه تيارات محرك أعلى للجهاز في نفس منطقة الحزمة. اليوم ، تعمل الصناعة على تكثيف إنتاج رقائق 10 نانومتر / 7 نانومتر التي “تشمل” FinFETs. على مستوى الخلية في أكثر العقد تقدمًا ، يبلغ ارتفاع المسار للخلايا القياسية 6 تيرابايت (وهو مقياس لمساحة الخلية) ، وعدد الزعانف لكل جهاز منخفض يصل إلى 2.

صفائح نانوية مكدسة رأسياً: خطوة تطورية

لكن من المتوقع أن تفشل FinFETs نظرًا لأن حجمها أقل من 5 نانومتر. لا توفر هياكل FinFET بدورها تحكمًا إلكتروستاتيكيًا كافيًا عند تقليل طول البوابة. بالإضافة إلى ذلك ، يتطلب التطور إلى الخلايا القياسية ذات الارتفاع المنخفض للمسار الانتقال إلى الأجهزة أحادية الزعنفة ، والتي لا يمكنها توفير تيار محرك كافٍ حتى إذا تم زيادة ارتفاع الزعنفة.

ومع ذلك ، مع تغير العقد التكنولوجية ، فإن صناعة أشباه الموصلات ليست في عجلة من أمرها للانتقال إلى بنيات الترانزستور الأخرى. حتى أن بعض الشركات قررت البقاء على عقد معينة لفترة أطول. ولكن لا تزال هناك بعض التطبيقات – مثل التعلم الآلي وتحليلات البيانات الضخمة وخوادم مركز البيانات – التي تتطلب أحدث حلول CMOS “العالمية”. باستخدام حل CMOS الشائع ، يمكن استخدام نفس بنية الترانزستور في نفس عقدة التكنولوجيا لأداء جميع الوظائف على الشريحة.

هنا ، يمكن أن تنقذ ترانزستورات الصفائح النانوية المكدسة رأسياً. يمكن اعتبارها تطورًا طبيعيًا لأجهزة FinFET. تخيل وضع FinFET على جانبه ثم قسمه إلى شرائح أفقية فردية تشكل القناة. الآن ، هناك بوابة تحيط بالقناة بالكامل. بالمقارنة مع FinFETs متعددة البوابات ، توفر ميزة البوابة الكل في واحد للصفائح النانوية قدرة أفضل على التحكم في القناة. في الوقت نفسه ، يعمل التوزيع الأمثل للمقاطع العرضية للقنوات في الحجم ثلاثي الأبعاد على تحسين محرك الأقراص الفعال لكل وحدة مساحة.

حاجز تحجيم الورقة النانوية هو الحاجة إلى الفصل بين أجهزة القناة n و p لزوج CMOS. لكن Imec توصلت إلى ورقة شوكة العام الماضي. يتكون هذا من عمود مشترك مع رقائق n- و p-doped مكدسة فوق بعضها البعض. في الوقت نفسه ، لديك عاكس CMOS كامل مدمج في هيكل ترانزستور واحد ، مما يوفر حوالي 30 ٪ من المساحة.

يحتل تجميع الطاقة من الخلايا المنطقية مساحة كبيرة. كان اقتراح Imec في ندوة التكامل الكبير جدًا (VLSI) لعام 2018 هو دفن قضبان الطاقة في سطح السيليكون. الخطوة التالية هي CFET (ترانزستور تأثير مجال الورقة النانوية): تشترك nFET و pFET في إلكترود البوابة كمدخل إشارة ، واستنزاف كإخراج إشارة ، ويتم تأريض أقطاب المصدر وتشغيلها على التوالي. يمكن تعديل حجم الجهاز بمرونة لتلبية متطلبات أداء الرقاقة المختلفة.

في IEDM القادم ، سيصف مهندسو إنتل وجهات نظرهم حول الهياكل من نوع CFET القائمة على الصفيحة النانوية. يستخدم الترانزستور المدمج epitaxy لبناء هيكل تصريف المصدر مكدس عموديًا بجهد عتبة يتم ضبطه بشكل فردي للترانزستورات. في حين أن البوابات في هذا العمل طويلة نسبيًا عند حوالي 30 نانومتر ، يأمل فريق إنتل في تحقيق تقليل كبير في حجم الرقاقة من خلال التكديس الذاتي المحاذاة.

وفقًا لحسابات Synopsys ، يقوم CFET بالكثير من العمل على SRAM ، على الرغم من أنه يتطلب بعض DTCO. أحد الجوانب السلبية لـ CFETs هو أن التكديس يقدم شكلاً آخر من أشكال التباين ، ولكن مرة أخرى ، ستساعد تعديلات التصميم على معالجة هذا الأمر. على سبيل المثال ، لا تعتمد الهياكل الأكثر إحكاما كليًا على ترانزستورات البوابة الكاملة المحيط. وبدلاً من ذلك ، فإنه يشتمل على ترانزستور ذي قناة p وهمية وبوابة ثلاثية الجوانب للحصول على سلوك كتابة جيد بما فيه الكفاية.

المشكلة الرئيسية

حتى مع زيادة كثافة الترانزستور ، فإن المشكلة الرئيسية في تصميم الرقاقة هي المقاومة الطفيلية والسعة في الوصلات المعدنية. يمكن أن يؤدي ذلك إلى إبعاد عمليات الإنتاج المستقبلية عن النحاس باعتباره المادة الأولية الرئيسية ونحو المعادن الأكثر غرابة مثل الروثينيوم.

تقترح إنتل بديلاً يعتمد على التصميم ، على الرغم من أنه قد يبدو من المرغوب فيه قطع المقاومات والمكثفات معًا ، فلن تستفيد جميع مسارات الدارات بنفس الطريقة.

يمكن أن يستفيد المسار الفردي من المقاومات والمكثفات المضبوطة بشكل فردي. هذا هو ما وجهت نتائج إنتل حول ما يسمى بالترابط المتداخل.

بدلاً من جعل كل خط متوازي كما هو ، فإن هذا النهج المتدرج يتناوب مع الخطوط الطويلة والقصيرة ، مع الخطوط القصيرة على أكوام أعلى من مادة العازل. هذا يقلل السعة الفعالة الصافية بين الخطوط. في الواقع ، سيكون الخط المرتفع أكثر اضطرابًا ، وستكون التأثيرات المماثلة متباعدة عن بعضها البعض.

هذه التصميمات المستوحاة من DTCO أكثر تعقيدًا وستزيد من تكاليف الرقائق: بمعدل 13 بالمائة لكل عقدة ، كما قال سينوبسيس. لكن لا تزال الكثافة الفعالة ممكنة عند العقدة التي يبلغ طولها 1 نانومتر ، ولا يزال من الممكن تقليل التكلفة لكل ترانزستور بنسبة 32٪ لكل عقدة.

هذا ليس قانون مور بالأمس ، لكن هذا الاتجاه يجب أن يستمر لمدة عقد تقريبًا. كم عدد الشركات التي يمكن أن يكون لها مثل هذا الحجم الكبير من الأعمال لتبرير ذلك يبقى سؤالًا آخر.